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Formation : VHDL, conception pour cible FPGA

VHDL, conception pour cible FPGA

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Cette formation vous permettra d'acquérir des compétences générales dans la pratique du VHDL, langage destiné à représenter le comportement et l'architecture d'un système électronique numérique. Vous pourrez découvrir ce langage et développer votre premier projet VHDL.


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Sur mesure

Cours pratique en présentiel

Réf. VHD
Prix : 2890 € H.T.
  4j - 28h00




Cette formation vous permettra d'acquérir des compétences générales dans la pratique du VHDL, langage destiné à représenter le comportement et l'architecture d'un système électronique numérique. Vous pourrez découvrir ce langage et développer votre premier projet VHDL.

Objectifs pédagogiques
À l’issue de la formation, le participant sera en mesure de :
  • Appréhender le langage VHDL et ses multiples possibilités
  • Connaître la syntaxe et les constructions essentielles utilisées pour le design FPGA
  • Produire du code VHDL de qualité conforme aux contraintes liées à la synthèse de FPGA
  • Simuler fonctionnellement un design en lui appliquant des stimuli via l'écriture d'un test bench simple

Public concerné
Ingénieurs et techniciens souhaitant acquérir des compétences générales dans la pratique du VHDL pour la conception de FPGA.

Prérequis
Aucune connaissance particulière.

Programme de la formation

Qu'est-ce que le VHDL ?

  • Signification de l'acronyme et caractéristiques du VHDL.
  • Historique du langage et domaines d'applications.
  • Domaines d'applications et description d'un système.
  • Avantages/inconvénients du langage.
  • Les autres langages HDL.
  • Comparaison VHDL/Verilog.

VHDL dans le flot de conception

  • Etapes de conception d'un circuit.
  • Un langage commun : le VHDL.
  • Simulation fonctionnelle.
  • Du langage au circuit : la synthèse.
  • Portabilité multifondeur.
  • Du circuit au langage : la rétroannotation.

Hiérarchie et fonctionnalité

  • Deux visions complémentaires.
  • Exemple de construction hiérarchique d'un additionneur.

Les bases du langage

  • Structure d'un fichier VHDL.
  • Instructions concurrentes.
  • Instructions séquentielles.
  • Mémento : exemple de codage combinatoire et séquentiel.
  • Sous-programmes : fonctions et procédures.
  • Erreurs fréquentes et structure d'un test bench.
Travaux pratiques
Utilisation de l'élément additionneur 4 bits (décodeur 7 segments, compteur BCD 1 digit, rotation de l'affichage, gestion des 4 afficheurs).

Comment décrire le circuit ?

  • Unité de conception : entité, architecture.
  • Les 3 niveaux de descriptions (comportemental, flot de données, structurel).
  • Les opérateurs combinatoires et séquentiels.
  • Les conversions de type.
  • Décrire des machines d‘états synchrones.
  • Décrire des architectures et structurer le circuit.
Travaux pratiques
Codage et simulation : additionneur 4 bits, décodeur 7 segments, compteur BCD 1 digit, rotation de l'affichage, gestion des 4 afficheurs.

Comment tester son fonctionnement ?

  • Structure du banc de test.
  • Tests unitaires et test global.
Travaux pratiques
Codage et simulation d'une application.

Test sur carte dévaluation

  • Présentation de la carte d'évaluation.
  • Placement routage et test sur carte d'évaluation.
Travaux pratiques
Réalisation d'un test sur carte d'évaluation.

Complément du langage

  • Types de classe (types scalaires et structurés, types composites).
  • Les attributs.


Modalités pratiques
Travaux pratiques
Visualiser à travers différents exemples les concepts du VHDL et dérouler un design flow de l'écriture de code aux placements routage.

Modalités d'évaluation
Le formateur évalue la progression pédagogique du participant tout au long de la formation au moyen de QCM, mises en situation, travaux pratiques…
Le participant complète également un test de positionnement en amont et en aval pour valider les compétences acquises.

Avis clients
4,7 / 5
Les avis clients sont issus des évaluations de fin de formation. La note est calculée à partir de l’ensemble des évaluations datant de moins de 12 mois. Seules celles avec un commentaire textuel sont affichées.
DAVID D.
12/09/23
4 / 5

bon. niveau assez élevé pour moi.
NICOLAS J.
19/07/22
5 / 5

ajouter un chapitre sur comment utiliser les IP Xilinx ou autre ajouter un chapitre pour organiser/architecturer un projet complet vhdl




Dates et lieux
Du 21 au 24 mai 2024
FR
Paris La Défense
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Du 2 au 5 juillet 2024
FR
Paris La Défense
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Du 1 au 4 octobre 2024
FR
Paris La Défense
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